目录

  1. 条件语句概述
  2. Verilog 条件语句类型
    • if … else 语句
    • case 语句
  3. 条件语句应用实例
  4. 参考资料

条件语句概述

在 Verilog 中，条件语句用于根据某些条件的真假来决定程序的执行路径。通过条件语句，可以在仿真中模拟不同的逻辑行为，如决策、控制、选择性赋值等。

常见的 Verilog 条件语句包括：

  • if … else 语句：根据条件判断执行不同的操作。
  • case 语句：根据不同的值选择执行不同的操作，类似于其他语言中的 switch 语句。

这些条件语句通常用于描述控制逻辑，如判断信号的状态或选择不同的输入输出路径。

Verilog 条件语句类型

if … else 语句

if … else 语句是 Verilog 中最常见的条件语句之一。它用于根据条件表达式的真假执行不同的语句。

语法：

if (condition) begin
    // 条件为真时执行的语句
end else begin
    // 条件为假时执行的语句
end
  • condition 是一个布尔表达式，当条件成立时，执行 if 块内的语句；否则，执行 else 块内的语句。
  • begin 和 end 可以用来组织多条语句，确保它们按顺序执行。

示例：

module if_else_example(input clk, reset, output reg [3:0] counter);
    always @ (posedge clk or posedge reset) begin
        if (reset)
            counter <= 4'b0000;  // 复位时清零
        else
            counter <= counter + 1;  // 每个时钟周期加 1
    end
endmodule

在这个例子中，if 语句判断复位信号 reset 是否为高电平，如果是，则将 counter 清零；否则，计数器在每个时钟周期递增。

多重 else if 示例：

module multi_condition_example(input [1:0] a, output reg [3:0] result);
    always @ (a) begin
        if (a == 2'b00)
            result = 4'b0001;
        else if (a == 2'b01)
            result = 4'b0010;
        else if (a == 2'b10)
            result = 4'b0100;
        else
            result = 4'b1000;
    end
endmodule

在这个例子中，if … else 语句根据 a 的值执行不同的操作。使用多个 else if 来检查不同的条件。

case 语句

case 语句根据输入信号的值选择性地执行某些操作。它可以看作是多重条件判断的替代方案，尤其适用于检查多个可能的值。

语法：

case (expression)
    value1: begin
        // value1 对应的操作
    end
    value2: begin
        // value2 对应的操作
    end
    default: begin
        // 默认操作
    end
endcase
  • expression 是需要评估的值，它可以是一个寄存器或信号。
  • 每个 value 都是 expression 可能的一个值，当 expression 的值与某个 value 匹配时，执行对应的语句块。
  • default 用来处理所有没有匹配的情况。

示例：

module case_example(input [1:0] state, output reg [2:0] light);
    always @ (state) begin
        case (state)
            2'b00: light = 3'b001; // Red
            2'b01: light = 3'b010; // Yellow
            2'b10: light = 3'b100; // Green
            default: light = 3'b001; // Default Red
        endcase
    end
endmodule

在这个例子中，state 作为输入信号，case 语句根据它的值来控制 light 的输出。如果 state 为 00，则 light 为红色 (3'b001)，依此类推。

case 的default语句

default 子句是一个可选项，当 expression 的值没有与任何 value 匹配时，执行 default 对应的语句块。它通常用于处理异常情况或未定义的输入。

条件语句应用实例

1. 基本 if … else 示例：计数器

module counter(input clk, reset, output reg [3:0] count);
    always @ (posedge clk or posedge reset) begin
        if (reset)
            count <= 4'b0000;  // 复位时清零
        else
            count <= count + 1;  // 每个时钟周期递增
    end
endmodule

在这个例子中，if 语句判断 reset 信号，如果为高则清零计数器 count，否则在每个时钟周期递增计数器。

2. if … else 进行信号选择

module signal_selector(input a, b, output reg selected_signal);
    always @ (a or b) begin
        if (a == 1)
            selected_signal = b;
        else
            selected_signal = ~b;
    end
endmodule

在这个例子中，if 语句根据 a 的值决定输出信号 selected_signal。如果 a 为 1，则 selected_signal 等于 b，否则它等于 b 的反相。

3. case 语句的应用：交通灯控制

module traffic_light(input [1:0] state, output reg [2:0] light);
    always @ (state) begin
        case (state)
            2'b00: light = 3'b001; // Red
            2'b01: light = 3'b010; // Yellow
            2'b10: light = 3'b100; // Green
            default: light = 3'b001; // Default to Red
        endcase
    end
endmodule

这个例子展示了如何使用 case 语句控制交通信号灯的状态。根据 state 的值，选择对应的红、黄、绿灯。

参考资料