目录

  1. 竞争与冒险概述
  2. 竞争与冒险的原因
  3. 避免竞争与冒险
  4. Verilog 中的竞争与冒险示例
  5. 总结与注意事项
  6. 参考资料

竞争与冒险概述

在 Verilog 和硬件设计中，竞争（Race Condition）和冒险（Hazard）是常见的时序问题。它们主要出现在组合逻辑电路中，并可能导致设计不稳定或不可预测的行为。理解竞争与冒险的成因，以及如何避免它们，对于确保硬件设计的正确性至关重要。

  • 竞争：竞争指的是多个信号在同一时刻影响一个共享的逻辑值，导致不确定的输出。这种情况通常发生在多个驱动信号对同一个输出信号赋值时。
  • 冒险：冒险是指在组合逻辑电路中，由于信号传输延迟不同，多个路径的输出可能出现意外的中间状态。冒险会导致输出值在不该改变的时候变化，通常表现为瞬时的不稳定信号。

这两种问题会影响设计的稳定性和可预测性，因此必须在设计时尽量避免。

竞争与冒险的原因

1. 竞争

竞争通常发生在以下情况：

  • 多个信号同时驱动同一个输出端口。比如两个逻辑表达式竞争地给一个信号赋值，导致该信号的值不确定。
  • 竞争条件在仿真时显现出来，通常是由于不同的赋值语句作用于同一个信号，且这些赋值是并行的。

2. 冒险

冒险通常发生在以下情况：

  • 组合逻辑电路中，信号传输路径的延迟不同，可能会导致不稳定的中间状态。例如，在一个复杂的组合逻辑电路中，某些信号的变化比其他信号快，可能会出现某个信号的瞬时变更，导致输出不稳定。
  • 冒险通常表现为信号的“毛刺”，即在状态变化时，信号值不稳定，可能会闪烁或变为无效值。

避免竞争与冒险

1. 避免竞争

  • 使用 assign 语句时避免多个驱动：确保一个信号只有一个源。 // 错误：竞争条件 assign out = (sel == 1) ? a : b; // 此时，sel 为 1 时，a 和 b 都可能影响 out // 正确：使用一个条件语句来控制不同的赋值 assign out = (sel == 1) ? a : (sel == 0) ? b : 0;
  • 避免多个过程驱动同一个信号：使用 always 语句时，确保只有一个过程会改变输出信号的值。

2. 避免冒险

  • 引入同步器：对于组合电路中的信号，可以使用同步器来减少冒险的影响。通过为组合逻辑增加触发器，延迟信号传输，确保信号在时钟上升沿时正确同步。
  • 使用适当的时钟边沿触发设计：对于时序逻辑电路，使用时钟触发器（posedge 或 negedge）来避免在组合逻辑中引入不必要的冒险。
  • 消除关键路径：在设计时，尽量减少组合逻辑中的路径延迟，确保信号能够在同一时刻稳定传递。

Verilog 中的竞争与冒险示例

示例 1：竞争

在下列例子中，信号 out 可能会受到多个驱动信号的影响，造成竞争条件：

module race_condition_example (
    input wire a,
    input wire b,
    output wire out
);

    assign out = a;  // a 驱动 out
    assign out = b;  // b 驱动 out

endmodule

在这个示例中，out 同时被 a 和 b 驱动，导致不确定的输出结果。这是典型的竞争问题。

解决方案：

确保 out 只被一个源驱动，可以通过条件赋值来解决：

module race_condition_example (
    input wire a,
    input wire b,
    input wire sel,  // 选择信号
    output wire out
);

    assign out = (sel) ? a : b;  // 使用选择信号来控制输出

endmodule

这样，out 只有在 sel 选择条件下被 a 或 b 驱动，避免了竞争。

示例 2：冒险

假设有一个简单的组合逻辑电路，判断输入 a 和 b 是否相等：

module hazard_example (
    input wire a,
    input wire b,
    output wire out
);

    assign out = (a == b);

endmodule

由于 a 和 b 的变化可能发生在不同的时间，信号的延迟可能导致冒险现象。在某些情况下，a 和 b 变化时，out 可能会显示不稳定的值。

解决方案：

通过引入时钟触发器和同步器，避免冒险：

module hazard_example (
    input wire clk,
    input wire reset,
    input wire a,
    input wire b,
    output reg out
);

    always @(posedge clk or posedge reset) begin
        if (reset)
            out <= 0;
        else
            out <= (a == b);
    end

endmodule

通过使用时钟同步，out 只有在时钟上升沿时更新，避免了冒险现象。

总结与注意事项

  • 竞争通常出现在多个驱动信号同时影响一个输出端口的情况，解决方法是确保每个信号的驱动来源唯一。
  • 冒险通常出现在组合逻辑电路中，由于信号延迟不一致，导致信号在不该变化的时候出现毛刺。通过引入时钟同步和优化路径延迟，可以有效避免冒险问题。
  • 在设计时，要注意避免多个逻辑块同时对同一信号赋值，并确保所有关键路径的延迟一致，减少不必要的冒险。

参考资料