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引言
在数字电路设计中，除法运算比加法、减法和乘法更复杂，通常需要多个时钟周期才能完成。Verilog 语言本身支持 / 运算符，但综合到 FPGA/ASIC 可能效率较低，因此需要优化的 硬件实现。本文介绍 多种 Verilog 除法器的实现方式，并提供完整代码示例。
除法器的基本概念
给定两个二进制数 A（被除数）和 B（除数），除法运算可表示为： Q=A÷B,R=Amod BQ = A \div B, \quad R = A \mod B
其中：
Q为商（Quotient）R为余数（Remainder）
二进制除法可以使用 恢复余数法（Restoring Division）、非恢复余数法（Non-Restoring Division） 或 流水线算法 实现。
Verilog 除法器实现方式
3.1 直接使用 / 运算符
Verilog 允许直接使用 / 进行整数除法：
module divider_direct (
input [7:0] dividend,
input [7:0] divisor,
output [7:0] quotient,
output [7:0] remainder
);
assign quotient = dividend / divisor;
assign remainder = dividend % divisor;
endmodule
缺点：
- 仅适用于仿真，不适用于 FPGA/ASIC 综合。
/需要多个时钟周期，影响性能。
3.2 采用恢复余数法（Restoring Division）
恢复余数法 是最基本的二进制除法算法，核心思想是：
- 初始化 余数 R = 0，被除数
A逐位移入R。 - 若
R >= B，则R = R - B，商Q该位设为 1，否则设为 0。 - 依次处理每一位，最终
Q为商，R为余数。
module divider_restoring (
input clk,
input start,
input [7:0] dividend,
input [7:0] divisor,
output reg [7:0] quotient,
output reg [7:0] remainder
);
reg [7:0] R, Q, B;
reg [3:0] count;
always @(posedge clk) begin
if (start) begin
R <= 0;
Q <= dividend;
B <= divisor;
count <= 8;
end else if (count > 0) begin
R = R << 1;
R[0] = Q[7];
Q = Q << 1;
if (R >= B) begin
R = R - B;
Q[0] = 1;
end
count = count - 1;
end else begin
quotient <= Q;
remainder <= R;
end
end
endmodule
特点：
- 每次迭代处理一位，共需
n个时钟周期（n为位宽）。 - 适用于 FPGA，但速度较慢。
3.3 采用非恢复余数法（Non-Restoring Division）
非恢复余数法 在每一步都执行加法或减法，而不恢复原始余数：
R = R - B，若R为负，则Q该位设为 0，否则设为 1。- 负数时
R = R + B恢复下一次计算。
module divider_nonrestoring (
input clk,
input start,
input [7:0] dividend,
input [7:0] divisor,
output reg [7:0] quotient,
output reg [7:0] remainder
);
reg [7:0] R, Q, B;
reg [3:0] count;
always @(posedge clk) begin
if (start) begin
R <= 0;
Q <= dividend;
B <= divisor;
count <= 8;
end else if (count > 0) begin
R = R << 1;
R[0] = Q[7];
Q = Q << 1;
if (R[7] == 0) // R 为正
R = R - B;
else
R = R + B;
Q[0] = ~R[7]; // 负数补 0，正数补 1
count = count - 1;
end else begin
quotient <= Q;
remainder <= (R[7]) ? R + B : R; // 负余数修正
end
end
endmodule
特点：
- 比恢复余数法快 10%~20%，但逻辑复杂度增加。
- 适用于 FPGA 计算单元，减少时钟周期。
3.4 采用流水线除法器
流水线除法器使用多个时钟周期 并行计算多个数据，提高吞吐量。
module pipeline_divider (
input clk,
input rst,
input [7:0] dividend,
input [7:0] divisor,
output reg [7:0] quotient
);
reg [7:0] stage1_dividend, stage1_divisor;
reg [7:0] stage2_quotient;
always @(posedge clk or posedge rst) begin
if (rst) begin
stage1_dividend <= 0;
stage1_divisor <= 0;
end else begin
stage1_dividend <= dividend;
stage1_divisor <= divisor;
end
end
always @(posedge clk or posedge rst) begin
if (rst)
stage2_quotient <= 0;
else
stage2_quotient <= stage1_dividend / stage1_divisor; // 这里可以替换为硬件实现
end
always @(posedge clk or posedge rst) begin
if (rst)
quotient <= 0;
else
quotient <= stage2_quotient;
end
endmodule
特点：
- 通过 流水线寄存器 提高吞吐量。
- 适用于 高性能 FPGA/ASIC 计算架构。
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